Cari miei Prodi,
accingendomi a studiare quest'esame, presupposto che esso si divide in 2-3 domande scritte aperte, e una prova su Quartus2 in Verilog, mi chiedevo:

Del malloppone devo studiare tutto TRANNE la parte di ABEL (slide tra quelle degli addizionatori e FPGA(1)), e l'ultima parte, ovvero quella a partire dalle slide "L'ambiende di Sviluppo Foundation Xilinx" fino alla fine? E DEVO studiare le slide sul Verilog prese quest'anno? Nient'altro (ironia)?

Qualche consiglio per lo studio?

Le domande scritte, ho saputo che capitano anche esercizi sul timing, mai svolti a lezione, come per esempio FF in cascata con porte logiche in mezzo del quale bisogna calcolare i valori per un corretto funzionamento rispettando i vincoli sul th e ts? Potete confermarmelo? Se si, dove posso trovarne tracceteoria? E gli altri quesiti sono del tipo...?(è vero quanto è scritto in un altro post dove Paskel ha redatto una lista di domande poste dal prof agli esami?)

Quanto approfondito bisogna studiare le slide? Si può rispondere sommi capi, oppure il prof vuole a memoria tutti i valori delle tabelle e delle formule (per esempio sul calcolo della terminazione thevenin)?

Cosa è più importante e cosa meno?

E poi scusate stu diagramma si legge "lettais" o "lattice"? ma non era meglio ruellanamente "a rimbalzo"?

Insomma, come devo prepararmi quest'esame per passarlo alla prima botta (caso raro a quanto ho visto).

Grazie,
G

(up)

su su aiutate il povero gaddu

(ma perchè scrivere nel titolo vhdl?)

ma VHDL cosa vuol dire?
Very hard 'domand' on learning

Haha -.-

Allò pascà qualche info almeno tu me la sai dare?

E' un esame totalmente a mazzo .Fatti bene la parte di programmazione almeno su quella puoi contare.
Per la teoria invece dovresti sicuramente studiarti tutto , ma è impossibile , quindi studia finchè ce la fai e tralascia le cose che "reputi meno importatni".
Se sgarri ad un appello puoi sempre provare il successivo, o l'altro ancora , come fece il sottoscritto.

Paskel ha scritto:
...studia finchè ce la fai e tralascia le cose che "reputi meno importatni"...


paske tu solo questo dovevi dirci al gaddu-.-

Grazie mille, ottime informazioni,
(da oggi mi studio solo i packages)
qualcun'altro ha qualche dritta?

G

Scusate poi un'altra cosa,
ma questi esercizi sul timing di cui giampredator mi parla sempre, escono così spesso nelle tracce (calcolare ts e th di un circuito con più ff e porte logiche)? Qualcuno ha degli esercizi svolti a riguardo?

G

Allora ti posso dire che io sapevo benissimo la prima parte quella delle domande ma purtroppo solo quando sono andato a fare l'esame mi sono reso conto che dovevo impararmi altrettanto bene la parte sul verilog nonostante la conoscessi abbastanza...La prima parte ha un peso abbastanza relativo rispetto al peso che da lui alla parte sul verilog...fatti tutti gli esercizi di quel blocchetto che ci ha dato il prof e nonostante ti fai tutti gli esercizi vedi il mio caso nn è detto che ti vabene è molto a culo per esempio ti devi ricordare spesso anche cose che hai imparato qua e la ad altri corsi...per esempio IL CONTROLLO SULLA PARITA' richiedeva anche questo una volta!(CMQ C'E' SEMPRE INTERNET CHE PUOI USARE DI STRAMACCHIO )....cmq ricordati una cosa che lui a ricevimento me lo ha detto 3000000 volte, leggi bene la traccia dividi gli input dagli output e poi ogni blocco logico implementalo in un blocco procedurale, cioè un always!!se funzionicchia il verilog HAI PASSATO L'ESAME!

purtroppo non riesco a dirti che è una cazzata ma posso dirti che è assurdamente a culo!

ciao Paolo

Aaahh, finalmente!
Grazie mille Paolo, solo mi domandavo, ma cosa intendi per "dividi gli input dagli output"? Hai per caso qualche testo d'esame? Quali sono gli esercizi che capitano più spesso? Sai rispondermi al primo post?

Scusami dell'insistenza ma non è per niente commisurabile alla mia tensione preesame.

Grazie mille,
G

allora ti spiego il prof. si comporta così mette una traccia "semplice" e una "difficile" alterna gli appelli! nella traccia semplice mette di solito uno schema a blocchi sul foglio e tu devi scrivere il rispettivo circuito in verilog abbastanza semplice, mentre quello difficile ti da una traccia che è difficile proprio l'interpretazione....capire quello che cerca!!! O.o Cmq per l'appello "facile" vai tranquillo fatti quegli esercizi che ci ha dato lui che quello dell'esame è piu semplice, per l'altro appello è CULO!

IN BOCCA AL LUPO

Grazie mille,
mi sto facendo sempre più l'idea che gli esami di Napoli siano sempre esami probabilistici. Digitale mi è andata molto bene, spero lo stesso per SEP.
Purtroppo di materiale ce n'è pochissimo in giro, e mi sforzo di approfondire quel poco che ho, un blocco di esercizi sul timing (non di Napoli), quelle 4 pagine di esercizi (a cui mancano sicuramente delle pagine, visto che alcune frasi sono state lasciate a metà) e tutta quella mole di appunti presi da me e dati dal prof.
Avrei tanto voluto del materiale già svolto, la mia paura è di portare delle domande risolte in maniera troppo elementare, o sbagliate dal suo punto di vista (non concettualmente dico), o una prova in Verilog che sappia troppo di programmazione procedurale (c-like). Ma poi che significa sto "dividi gli input dagli output e poi ogni blocco logico implementalo in un blocco procedurale"? Per la seconda parte ho capito, ma dividere gli io??

Speriamo bene lo stesso!
Grazie ancora,
G

salve ragazzi...sul sito di napoli c'è scritto che le prove consegnate prive di uno schema a blocchi sono considerate incomplete...mi chiedevo,alcuni esercizi che ho fatto erano impossibili da fare con uno schema a blocchi,inoltre durante il corso,non abbiamo usato tutti i componenti presenti in libreria,quindi mi chiedo,nell'eventualità,cosa fare???

credo proprio che si riferisca ad uno schema a blocchi abbastanza generale (alla sistemi dinamici, per intenderci, con ingressi, uscite e operazioni principali) da disegnare sulla traccia della prova verilog.

Ho sostenuto l'esame nell'ultimo appello prima che venisse introdotta questa usanza...il prof. si meravigliava che nessuno facesse un abbozzo carta e penna di ciò che andava ad implementare. Di qui la nuova legge!